晶元的集成度越高越好嗎？

12-25

經常聽人說到英特爾的集成工藝又提升到了22納米，16納米之類的，但是晶體管的尺寸真的是越小越好嗎？16納米真的比22納米更優越嗎？22納米真的又比30+納米更優越嗎？優越在哪些方面？

自集成電路誕生的那一天起，它的集成度就一直走著一條越來越高，從不回頭的道路。方家總結其規律，遂有「摩爾定律」。但是，摩爾定律只是描述了集成度越來越高的現象，而真正驅動這一表象的是對盈利追求所帶來的激烈競爭。

簡單說來，集成度增加帶來的好處有：

同樣複雜度的晶元面積大約可以減少一半（此處不考慮是core-limit還是pad-limit，只是就邏輯而言）。這相當於，同樣價格的晶元，用新工藝可以降低大約一半的製造成本（不考慮NRE）；
或同樣面積的晶元可以提供雙倍的計算能力。這相當於，同樣成本的晶元，可以賣出兩倍的價格；
更好的製程帶來更低的功耗，因為驅動電壓降低了，而動態功耗和電壓的平方成正比。同樣的性能，如果功耗更低，那麼待機時間越長，就可以賣出更高的價格；
但我覺得更重要的是時鐘頻率的增加。工藝越先進，延時縮短，晶元能夠做到的最高時鐘頻率增加。不知道大家是否還記得那個CPU一代主頻比一代高的時代。而且低功耗對手持設備意義更大，像CPU、GPU這類用在台式機裡面的晶元，當時對性能的追求遠遠超過對低功耗的追求。那時候只聽說有人研究如何冷卻CPU、GPU，根本沒人要求低功耗。大家應該還記得，最新的CPU總是賣得很貴，Intel的gross margin都在60%以上。

半導體產業是一個競爭很充分的行業。為了生存，為了追求更多的利潤，這就逼著參與者必須不斷地升級，跟上潮流，不被淘汰。這也就帶來了摩爾定律所描述的現象，同時也讓消費者得到了實惠。所以，我們可以說集成度越高越好，晶體管尺寸越小越好。

需要注意的是，技術的升級是需要投入大量研發資本的。在之前的世代，人們寄希望於盈利可以超過投入。然後，隨著尺寸的越來越小，投入成本越來越大，也許有一天就會入不敷出。那一天應該就是摩爾定律終結的日子。只要科學和技術的發展，仍能為我們找到盈利之路，那麼摩爾定律還是有可能繼續下去的。

對於digital，工藝先進一代，面積小一半，意味著寄生減小，性能提高功耗減小。從analog的角度來說，先進工藝並不是好事情。但是不管怎樣，全集成設計會減小成本，比如片外的電感和low-esl電容就很貴，總歸是大趨勢。像我們現在在做的全集成DC-DC converter就是這個目標。

越小，晶元面積越小，成本越低，發熱越少，功耗越小，你說好不好？

當然，新工藝剛出來可能會不穩定，會良品率低，這也是幾乎必然的過渡期。

所以還是看需求了。

單純製程提升對廠家最直接的優點就是一塊晶圓上可以切割更多晶元，單塊晶元成本降下來可以賺更多錢。當然除了上面答案里的優點還有很多缺點，比如不引入新工藝漏電增加，發熱密度大大提高。
對於快閃記憶體產品製程提升後壽命減少。
集成度較高的產品一般沒法像分立元件那樣做大功率。

其實相信很多消費者都存在工藝越先進，也就是單個三極體柵極長度越短，那麼晶元性能越優秀的概念。但作為一個晶元設計工程師這麼多年，其實並非更小，更快，更省電這些宣傳中貌似異常美好的事物。在晶元設計中最重要的一個辭彙就是tradeoff，也就是「權衡」的意思。每天工程師做的也就是這一件事。權衡優點和缺點的得失，最後設計出最符合需求的方案。
既然大家講了這麼多好處，那我就說說缺點吧。
柵極長度越小，導致閾值電壓越低，同樣也就是供電電壓越低。如果把三極體看成一個開關，那麼供電電壓越低當然越省電，但是閾值電壓越低就意味著開關越容易被打開，從省電，高速的角度來看是好事，但是如果你想待機，那壞的一面就來了，輕微的電壓擾動就能使開關打開，那就會有一些不希望出現的電流流過三極體。這就是漏電現象，工藝越先進，漏電就越嚴重。想關關不上這就是先進工藝的缺點之一。
其次，在模擬電路設計中，放大器一個重要參數就是開環放大倍數，這個倍數是和工藝的先進性成反比的，也就是說我們在模擬電路中測量的準確性會越來越差。生活中的情景就是拍照，錄音的還原越來越差。失真越來越嚴重，所以這些領域的晶元一值在用老舊的工藝，一是效果好，二是很省錢。
還有，先去吃個飯！
=====================================================================

回來了，繼續吐槽先進工藝。說道電路肯定是少不了電阻電容，如果有些電子學的背景的同學應該知道，電阻和電容的大小跟電子器件的物理尺寸和電介質有關。所以如果電容，電阻設計數值一定，那如果電介質不變，你能做的再小也沒用，物理尺寸限制了你。所以低速高精度的電路完全被先進工藝拋棄，因為他們需要很大很大很大的電容。

之後不得不提的就是寄生電容，在晶元中一條條導線就是一根根金屬薄片，任何兩片有正對面積的金屬薄片就一個電容，所以晶元中無數條導線就造就了無數個在設計中無法估計的寄生電容。工藝越先進導線之間的距離就越近，所以導線之間的難以估計的寄生電容就變的越大。那會產生什麼負面影響呢，打個比方，導線是一條水管，設計電容是水管盡頭的一個蓄水池，那麼寄生電容就是水管上偷水的小水桶。如果工程師以計算好的數量，向水管注入足夠的水，那經過這些偷水的小水桶時就要灌滿了才能繼續往前流，最後到水池的水量就和之前注入的水量有了誤差。好了電路的精度下降了。越先進的工藝相對寄生電容越大，導致很多電流注入了未知的寄生電容中。這麼一來設計難度就增加了。

最後談談供電電壓，先進的工藝因為閾值電壓的降低，所以供電電壓也是一直在降低，3.3V，1.8V，1.2V，1V。現在主流的供電電壓基本及接近1V。功耗縮小是一方面，另一方面信號也小了，就好像生活中說話的聲音，聲音越小是越省力，但是音量也小了。那麼電路的信號就更容易受到周圍環境的噪音干擾而失真，或發生錯碼。所以出現了LVDS這種數字信號處理方式，但是還是無法完全避免這個物理條件限制的事實。更快的速度和更低的供電電壓，導致了了數字信號的無法超越的極限（數字信號的錯誤是不可挽救的）。於是主頻去到3.5GHz就很難再往上升了，除了發熱方面，數字信號也很難保持不出現錯碼。然後工程師為了貼靠摩爾定律，當然主要還是消費市場的需求，只能雙核，四核，八核這麼做。每個核心的速度雖然到了瓶頸，但是並行多核就輕易解決了這個物理層面的難題，不過也只是把難度從硬體扔到了軟體。

總結一下，新進的工藝（基本講的都是MOSFET工藝），總是犧牲著漏電，寄生電容，信號容錯這些技術指標。而且對於視頻，音頻等模擬信號電路設計，基本上是純增加設計難度，毫無優點可言。當然隨著工藝的突破新的工藝的誕生（不僅僅是柵極長度的縮小），比如新的14nm FINFET工藝就基本解決了漏電這個難題，當然結構上也是革命性的，物理層面的限制依舊還是無法突破的。所以越先進的工藝表面上是更快，更小，更省電。但是實際上也僅限於數字電路，並且還有很多物理層面的限制導致由主頻上的發展轉為內核數的倍數增加。現今，研發的難度越來越大，周期也來越長，燒錢又費時，還對人才有極高的要求，往往是幾十億投進去最後出來的工藝沒人用。稍不留神以前的大廠可能就因為資金流斷裂而倒閉。以前市場需求可能可以養活十幾家廠子，現在很多都是聯合研發，很快新工藝的研發將變成聯合全行業資金，智慧的一件事。這件事只會越來越難。

PS：很多地方是想說的更通俗一些，限於文字功底，從專業的角度來看又有一些漏洞。也是很糾結，如果有什麼疑問歡迎提出，要拍請輕拍：）

在可靠性有保證的前提下，工藝越窄，速度越快，功耗越低。但目前16ff的工藝在國內某司引領使用後，儼然要被拋棄的節奏。行業都轉向16ff+了，目前還木有testchip出來，所以誰知道16nm會有什麼問題呢。

成本(單個晶元面積大小，價格一定的晶圓能切出的數量)，功耗，性能，三者是不可調和的矛盾，沒有說哪個最好哪個最差，設計水平一定的情況下，應該是為需求妥協罷了，

非IC行業者，我只是想說題主說的這個應該屬於集成電路的工藝方面吧，看標題我個人以為是多類型晶元集成度

太高了的話散熱是個問題

除了那麼多優點外，它使用壽命也短了，不穩定性也提高了

在稍多一點成本的基礎上，提供了多得多的計算能力和功能。當然是越高越好

越來越好用才是王道

是的，晶體管尺寸越小，電流在裡面流動所需要的時間就越少，宏觀上說就是運算越快。

人類技術已經到極限了

晶元里的集成度到了一定程度也是有瓶頸的，到時候人類現有的電路知識和工藝水平就不夠用了。之後就要靠量子力學和納米技術了，近年來興起了一門新學科——納米電子，歐美日本已經遠遠走在前面。。。

爪機查閱資料無力，僅憑對本科里學過的納米科技概論的一點印象拋磚引玉了，大牛出來現身說法吧~